메모리 컨트롤러와 LPDDR

새는 양동이: 1T1C DRAM 셀

5장의 SRAM 셀은 트랜지스터 여섯 개로 1비트를 붙잡아 둔다. DRAM은 훨씬 단순하다. 트랜지스터 하나와 축전기 하나, 이른바 1T1C 셀이다. 축전기에 전하가 차 있으면 1, 비어 있으면 0이다. 셀이 작으니 같은 면적에 SRAM보다 수십 배 많은 비트를 담을 수 있다. 스마트폰의 12 GB 메모리를 SRAM으로 만들 수 없는 이유다.

대가는 두 가지다. 첫째, 축전기의 전하는 접합 누설과 트랜지스터의 미세한 누설 전류로 저절로 빠져나간다. 그래서 일정 시간마다 모든 셀을 읽어 다시 채워 주는 리프레시(Refresh)가 필요하다. 둘째, 셀의 전하는 아주 작아서(수 fF) 읽으려고 비트라인에 연결하는 순간 전하가 비트라인과 나뉘어 값이 망가진다. 이를 파괴적 읽기라 하고, 감지 증폭기가 읽은 값을 곧바로 다시 써 넣어야 한다. 아래 셀로 실험해 보자. 누설은 온도가 10°C 오를 때마다 대략 두 배로 빨라진다.

대부분의 셀은 수 초 이상 전하를 유지하지만, 칩 하나에 수백억 개의 셀이 있으니 가장 약한 셀이 리프레시 주기를 정한다. DDR4는 64 ms, LPDDR4·LPDDR5와 DDR5는 32 ms 안에 모든 행을 한 번씩 리프레시하도록 규정한다. 컨트롤러는 이 일을 한꺼번에 하지 않고, 약 3.9 µs마다 REF 명령을 하나씩 보내 몇 행씩 나눠 처리한다(8,192번이면 한 바퀴).

창고의 구조: 채널·뱅크·행·열

DRAM 칩 안의 셀들은 거대한 2차원 배열로 놓여 있다. 가로줄 하나가 행(Row, 페이지), 세로줄이 열(Column)이다. 이런 배열이 여러 개 있어 서로 독립적으로 움직이는데, 이 단위를 뱅크(Bank)라 한다. LPDDR5X는 16비트 폭 채널(Channel) 하나에 뱅크 16개(뱅크 그룹 4개 × 4)를 두고, 행 하나는 2 KB다. SB-1은 이런 채널 네 개를 PHY 네 개로 붙여 64비트 폭을 만든다.

컨트롤러는 물리 주소를 쪼개 채널·뱅크·행·열을 정한다. 어느 비트를 어디에 쓰느냐, 즉 주소 사상(Address mapping)에 따라 같은 프로그램도 성능이 크게 달라진다. 아래에서 한 채널(1 GB)의 주소를 바꿔 보고, 사상 방식을 바꿔 연속한 16번의 접근이 어느 뱅크로 가는지 보자.

행 버퍼: 한 번에 한 행만 꺼내 볼 수 있다

뱅크의 데이터를 읽으려면 세 단계를 거친다. ① ACT(활성화): 행 주소를 주면 그 행의 셀 2 KB가 모두 비트라인을 거쳐 감지 증폭기에 걸린다. 이 감지 증폭기 줄을 행 버퍼(Row buffer)라 한다. 행이 열리기까지 tRCD가 걸린다. ② RD(읽기): 열 주소를 주면 행 버퍼에서 32 B를 골라 CL(CAS 지연) 뒤에 데이터 핀으로 내보낸다. ③ PRE(프리차지): 다른 행을 열려면 지금 행을 닫고 비트라인을 다시 충전해야 한다. tRP가 걸리고, 행은 열린 뒤 최소 tRAS 동안은 닫을 수 없다(파괴적 읽기 후 셀에 값을 다시 써 넣는 시간).

그래서 요청은 세 종류로 나뉜다. 원하는 행이 이미 열려 있으면 행 적중(Row hit)으로 CL만 기다리면 된다. 뱅크가 닫혀 있으면 tRCD + CL, 다른 행이 열려 있으면 행 충돌(Row conflict)로 tRP + tRCD + CL이 걸린다. 아래에서 요청을 쌓아 명령 타이밍을 직접 만들어 보자.

누구를 먼저 보낼까: 메모리 컨트롤러 스케줄링

SoC의 메모리 컨트롤러에는 CPU 코어, GPU, 카메라 ISP, 디스플레이 엔진, NPU의 요청이 NoC(8장)를 거쳐 한꺼번에 몰려든다. 컨트롤러는 이 요청들을 큐에 모아 두고, 매 클럭 "지금 보낼 수 있는 명령" 가운데 하나를 고른다. 이 선택이 대역폭과 지연을 좌우한다.

• FCFS(First-come first-served): 가장 오래된 요청의 명령부터. 공평해 보이지만, 다른 요청이 쓰려던 열린 행을 닫아 버리는 일이 잦다.
• FR-FCFS(First-ready FCFS): 행 적중이라 바로 RD를 보낼 수 있는 요청을 먼저, 그다음 오래된 순. 행 적중률과 대역폭이 크게 오른다. 1990년대 말 제안된 뒤 사실상 표준이 되었다.
• QoS 우선순위(Quality of service): FR-FCFS에 마스터별 우선순위와 마감을 더한다. 디스플레이처럼 정해진 시각까지 데이터가 와야 하는 실시간 요청이 늦어지면 최우선으로 끌어올리고, 지연에 민감한 CPU를 대역폭만 많이 쓰는 GPU보다 앞세운다.

몇 가지 실험을 해 보자. ① FCFS → FR-FCFS: 행 적중률이 눈에 띄게 오르고 같은 부하에서 GPU 지연이 준다. ② 주소 사상을 행:열:뱅크로 바꾸면 순차 흐름이 여러 뱅크로 퍼져 뱅크 병렬성이 커진다. 대신 각 뱅크의 열린 행을 여러 흐름이 나눠 쓰게 되어 충돌이 늘 수 있다. XOR은 흐름끼리 같은 뱅크에서 부딪히는 일을 줄인다. ③ GPU 부하를 70% 이상으로 올리면 큐가 가득 차고, FR-FCFS에서는 행 적중을 몰아주느라 디스플레이 요청이 굶어 마감 위반이 생긴다. QoS로 바꾸면 위반이 사라지는 대신 GPU가 조금 손해를 본다.

늦으면 화면이 깨진다: 실시간 마스터와 QoS

CPU 요청이 조금 늦으면 프로그램이 조금 느려질 뿐이다. 하지만 디스플레이 엔진은 다르다. 120 Hz 화면은 8.3 ms마다 한 장을 패널로 내보내야 하고, 그동안 한 줄 한 줄을 정해진 속도로 읽어 간다. 엔진 안에는 작은 버퍼(FIFO)가 있어 DRAM 지연의 들쭉날쭉함을 흡수하지만, 버퍼가 바닥나면(언더플로(Underflow)) 그 순간 화면에 줄이 가거나 깜빡인다. 카메라 ISP도 센서가 쏟아내는 데이터를 놓치면 프레임을 잃는다. 이런 마스터를 실시간 마스터라 부른다.

QoS를 켜면 디스플레이 요청은 큐에서 다른 요청을 앞지르므로 대기 시간이 부하와 거의 무관해진다. 이처럼 SoC는 마스터마다 등급을 매긴다. 디스플레이·카메라·오디오처럼 마감이 있는 것은 실시간, CPU처럼 지연에 민감한 것은 저지연, GPU·NPU·DMA처럼 처리량만 중요한 것은 최선 노력(best effort)으로 다룬다. 실시간 마스터는 자기 버퍼 수위를 신호로 보내, 버퍼가 비어 갈수록 우선순위를 스스로 올리기도 한다.

68 GB/s는 어디로 사라지나: 대역폭과 리프레시

DRAM의 최대 대역폭은 단순한 곱셈이다. 데이터 핀 하나가 초당 옮기는 횟수(MT/s, 초당 백만 번 전송)에 버스 폭을 곱하고 8로 나눈다.

읽기·쓰기 전환이 왜 손실일까? 데이터 핀은 양방향이라, 읽다가 쓰려면 DRAM 쪽 출력 드라이버를 끄고 컨트롤러 쪽을 켜는 동안 버스를 비워야 한다(tWTR, tRTW). 그래서 컨트롤러는 쓰기를 쓰기 큐에 모아 두었다가 일정량이 차면 한꺼번에 처리한다(쓰기 배치). 행 충돌도 마찬가지로, 여러 뱅크에 요청을 고루 흩뜨려 한 뱅크가 행을 바꾸는 동안 다른 뱅크의 데이터를 내보내면 손실이 가려진다.

리프레시의 비용은 용량과 온도에 비례한다

리프레시 명령 하나가 처리하는 동안(tRFC) 그 뱅크들은 아무 요청도 받지 못한다. 칩 용량이 커질수록 한 번에 리프레시할 행이 많아져 tRFC가 길어지고, 온도가 85°C를 넘으면 리프레시를 2배, 4배 자주 해야 한다. 전체 뱅크를 한꺼번에 멈추는 전 뱅크 리프레시(REFab) 대신 뱅크 하나씩 돌아가며 하는 뱅크별 리프레시(REFpb)를 쓰면, 나머지 뱅크는 계속 일할 수 있다.

비트 하나 옮기는 데 드는 에너지와 메모리의 종류

1장에서 DRAM 읽기가 덧셈보다 수천 배 비싸다고 했다. 그 에너지는 세 군데에서 나온다. 행 활성화: ACT 한 번에 2 KB 행 전체의 비트라인을 충전·감지한다. 그 행에서 32 B만 쓰고 닫으면 대부분이 낭비다. 행 적중이 많을수록 활성화 에너지가 여러 접근에 나뉜다. 코어 읽기: 행 버퍼에서 데이터를 골라 칩 가장자리까지 옮기는 내부 배선. I/O: 칩 사이의 배선을 고속으로 흔드는 송수신 회로. 칩 사이가 멀고 신호가 빠를수록 비싸다.

표는 서로 다른 설계 철학을 보여 준다. GDDR은 핀을 아주 빠르게 흔들어 대역폭을 얻지만 에너지가 크다. HBM은 핀을 천 개 넘게 깔고 대신 천천히 흔든다. DRAM 다이를 SoC 바로 옆 인터포저 위에 쌓아 배선이 mm 단위로 짧으니 가능한 일이다. LPDDR은 그 중간에서 낮은 전압(VDDQ 0.5 V), 짧은 PoP 배선, 깊은 절전 모드로 대기 전력을 최소화한다. 스마트폰은 하루 대부분 화면이 꺼진 채 기다리므로, DRAM이 스스로 리프레시하며 수 mW만 쓰는 셀프 리프레시(Self-refresh) 모드가 배터리 시간에 결정적이다.